做了这么多年硬件我越来越觉得PCB布局布线才是整个产品设计里最磨人、也最见功力的环节。原理图决定功能能不能实现而PCB布局布线决定功能能不能稳定实现。尤其是现在芯片速率越来越快、电源电压越来越低多层板几乎成了标配层叠怎么叠、走线怎么布、地怎么割这些细节直接决定板子会不会成为“能点亮但没法量产”的废板。这篇就结合我自己的实际项目经验把PCB布局布线的核心要求、多层板叠层设计原则以及一些高频踩坑点一次性讲透。适合刚入行的硬件工程师、想自己画板的电子爱好者也适合被EMC测试折磨得想摔板的兄弟们参考。1. 布局思路先定大局再抠细节布局和布线虽然是两个环节但布局的质量直接决定了布线的成败。我见过太多人上来就急着拉线结果布到一半发现信号绕了半个板子、电源回路乱七八糟只能推倒重来。所以布局这个阶段值得多花时间后面布线会顺利得多。1.1 模块化分区是第一优先级拿到原理图别急着摆器件。先把整块板子按照功能模块划分好区域再做器件摆放。一般我会在PCB软件里先把板框画出来然后按“数字区—模拟区—电源区—接口区”的方式在心里过一遍大致的功能分区。核心原则就一句话信号流向要顺高速数字要远离模拟敏感区强电和弱电要隔离发热器件要照顾散热和风流通道。举个实际例子我做过一块带MCU和高速ADC的数据采集板一开始器件摆得比较随意结果ADC的模拟输入走线要绕到板子另一侧才能进芯片中间还穿过了数字总线下方的缝隙最终二阶谐波噪声始终压不下去。后来把ADC放到板边、模拟输入接口正对角的位置模拟走线直进芯片噪声一下就降下来了。所以布局阶段最该做的几件事如下先按信号流向摆放核心器件从输入接口到处理芯片再到输出接口大体呈直线或L型。MCU/DSP/FPGA这类大芯片放中间周边留出走线通道和去耦电容位置。电源模块DCDC、LDO尽量靠近其所供电的器件放置减少电源走线跨度。晶振、时钟芯片这类高阻抗敏感器件必须紧靠对应引脚周围空地尽量包地。1.2 模拟数字分区、高低压隔离不能含糊模拟电路对噪声极其敏感特别是微弱信号采集前端哪怕几十微伏的干扰都会直接把精度拉垮。所以模拟区、数字区一定要明确分开不能在布局上交叉混放。具体操作上很多新手会搞混一个概念分地不是让你把地平面割成两块而是通过布局分区让回流电流自然分离。地平面本质上还是要完整的只是数字电流和模拟电流在物理位置上不要共享回流路径然后在接口附近单点接在一起。另外高低压隔离是个容易被忽视的布局点。如果你做的是开关电源或者带强电的部分爬电距离一定要保证。一般220V侧与低压侧之间建议开槽处理槽宽至少4mm以上安规要求严格的项目可能要到6mm甚至8mm。开槽不光是心理安慰它能把高压侧的爬电路径直接切断对通过安规认证非常有效。我做过一款反激式开关电源的PCB初次级之间除了隔离带之外还在变压器下方开了槽。开槽前EMC预测试时辐射超标严重开槽之后整个高压侧干扰对低压侧的影响明显下降几乎是立竿见影的效果。2. 布线规则电流、信号、阻抗三条线都得算清楚布局定下来之后布线就容易入手上路了。但说到布线本身很多人的理解还停留在“连上就行、尽量短”的层面。真正要布好线三个维度都要考虑齐全载流能力、信号完整性和阻抗控制。这三个维度对应着三个先行计算先算线宽能过多少电流、再定走线路径和拓扑怎么走才不破坏信号形状、最后确认关键信号线是否需要控阻抗以及用几条线搭配什么线宽线距来实现。2.1 线宽与电流的关系别再凭感觉了之前有网友问过“PCB 0.3mm走线能过多少电流”这个问题非常典型几乎每个做电源的人都遇到过。我直接给结论在1oz约35um铜厚、环境温度25摄氏度、允许温升20摄氏度左右的条件下0.3mm线宽大概能过0.5A左右电流走线越短散热条件越好还能再高一些但尽量不要长时间满负荷跑。比较靠谱的经验做法是参考IPC-2221标准里的载流曲线。如果不想查曲线用工程经验估算也够用1oz铜厚下1mm线宽按1A载流来估算是比较保守且余量充足的方案。线宽再宽一点4-6mil约0.1-0.15mm的信号线属于常规数字信号的走线尺度而真正要过功率的电源线、地线建议至少1mm起步必要时还要做铺铜加强。如果你做的是大电流DCDC模块比如5A以上的输出那线宽就得大幅加宽这种情况下我一般直接用铺铜来解决同时配合过孔阵列来连接不同层的大电流路径。千万别图省事把两个层的铜皮用一个过孔连接那个过孔的载流能力可能比整条走线还小最终瓶颈卡在过孔上。2.2 走线最短原则与3W法则的取舍布线最基础的要求就是走线尽量短。信号线越短走线寄生电感和电阻越小对高频信号的衰减和延迟也就越小。尤其时钟线、敏感数据线线长一米是一米直接影响信号时序裕量。但“最短”不是让你把所有线都当成点在连因为实际板子往往空间受限必然有走线要绕。这种情况下绕线要保持回流路径的连续性尽量避免跨分割区走线。比如四层板第三层是完整地平面那么顶层信号走线跨过地的分割槽时信号回流电流就得绕道这个环路面积变大以后辐射噪声和串扰都会上升。3W法则说的是平行走线之间的中心间距至少达到线宽的3倍这样可以有效减小相邻信号线之间的电磁耦合串扰。实践中对于关键信号线比如时钟线、复位线、高阻模拟线我一般会拉大到3W以上普通的地址数据总线则适当放宽到1.5W到2W即可毕竟空间有限也不可能每条线都按3W来走。2.3 晶振、差分线、时钟线的专门处理晶振布线的核心要求是靠近芯片时钟引脚越近越好。误差容忍度一般在200mil之内才算合格有些高速芯片甚至要求100mil以内。晶振下方除了焊盘不能有其他信号线穿过否则高频振荡信号会耦合到下层的走线上。晶振周边的地要布得密一些有条件的话直接把晶振圈起来包地处理。差分线的处理比如USB、HDMI、RS485这类差分信号要求是两条线等长、等距、尽可能同层走线中间不要打过孔。等长的目的很好理解是要保证差分对内的两个信号到达接收端的时刻一致否则会产生共模分量反过来恶化EMC。等距是保证差分阻抗稳定这个可以通过计算差分阻抗来控制线宽线距USB2.0一般是90欧姆差分阻抗HDMI一般是100欧姆。如果差分对内等长对不上怎么处理呢我的习惯是在信号末端做蛇形补偿并且补偿的锯齿尽量紧密蛇形之间间距至少3倍线宽以上不要让补偿段产生额外耦合。3. 多层板叠层设计原则每一层的角色都要明确多层板不是单层板、双面板的简单堆叠每一层都有定位和角色。叠层设计做得好信号完整性、电源完整性、EMC问题都能省掉一大半事情。做得不好后面所有布局布线的努力都会打折扣。3.1 四层板经典叠层大多数项目的稳妥之选四层板是目前综合成本和性能最均衡的选择。常见叠层方案是L1信号、L2地、L3电源、L4信号。L2完整地平面紧贴顶层信号顶层所有信号的回流路径最短EMI辐射也最小。L3作为电源平面在L2地平面下方两者重叠面积大形成天然的平板电容对电源噪声有不错的抑制作用。另一种方案是L1信号、L2地、L3信号、L4电源。这种方案把两个信号层放在中间高频信号特性也不错但外层走线的回流路径会绕一些设计中要更注意信号不要跨分割。我自己的习惯是只要不是特别大密度的板子优先选第一种SG信号-地、SP电源双内含层模式。四层板的核心要点是中间两个平面层要么做完整地平面要么做完整的电源分割平面尽量不要在平面层上走信号线。一旦平面层被信号线切开参考平面的连续性就破坏了回流路径变长EMC性能会明显变差。3.2 六层及以上叠层信号层要相邻地层板子密度大、信号速率高的时候四层板就不够用了。六层板比较常见的叠层是L1信号、L2地、L3信号、L4电源、L5地、L6信号。这个方案的优势是每一层信号都有一侧紧邻完整地平面这种结构是目前信号完整性最好的标准配置之一。L3信号夹在L2地、L4电源之间如果L4电源也做了完整平面L3信号的回流就有了两个参考平面可选灵活性很大。叠层设计有一条硬性规则高速信号层必须紧邻完整参考平面最好是地平面间距越小耦合越强回流路径越短。相对层位置关系也会影响板子机械强度和翘曲度。铜箔分布尽量均匀避免某几层全是铜、某几层几乎没铜这样过回流焊时板子不容易翘曲。层叠对称一般指层压结构上下对称比如六层板的L2也是地、L5也是地这样整个板层应力平均分布可靠性更高。3.3 电源平面的分割与缝合别为了分区把地割烂多层板上的电源平面往往需要分割成多路电压比如3.3V、1.8V、5V各自占一块区域。分割的原则是让每一路电源对应的芯片尽量位于同一块分割区域内减少跨分割的电源走线。但地的分割就要非常小心了我见过很多人为了模拟地和数字地隔离硬生生把整个地平面劈成两半结果高速数字信号跨过缝隙走回源头的时候被逼绕了很大一圈辐射反而更严重。现在的主流做法是地平面不进行物理分割让数字地、模拟地在地平面上靠器件布局和走线方向自然形成分区然后在一个合理的点单点连接。如果确实需要割地也要确保高速信号不跨越分割缝。分割缝位置要选择和信号走线方向一致的方向这样才能尽量保证没有关键信号线在分割缝上方穿行。如果实在绕不开跨分割了可以在分割缝上跨一个100nF贴片电容做缝合给回流电流提供一个高频通路。电源完整性方面还要提一个常见操作电源分割区域边缘到地平面边缘的距离尽量留一点不要贴到板边。板边是整个板子EMI发射最集中的区域电源层离板边太近会让噪声直接辐射出去通常留2mm以上会比较稳妥。4. 高性能电路布局三大实战要点AD/DA、时钟与电源噪声前面讲的是通用原则这个章节我结合几次实际项目专门说说高性能电路板里最容易出问题的三个点AD/DA电路、晶振/时钟电路、电源去耦。这三块是混频器、采集板、通信板设计里的重灾区也是很多工程师调试时候头秃的根源。4.1 AD/DA电路模拟输入走线是命根子ADC/DAC对噪声的敏感程度远超普通数字芯片。这里说的噪声一部分来自电源纹波另一部分来自数字信号耦合。布局上模拟输入走线要尽量与其他走线拉开距离特别不能与数字走线平行长距离贴近否则数字跳变信号会通过寄生电容串扰到模拟通道。时钟信号是另一个容易被忽略的干扰源。很多ADC需要外部输入采样时钟而采样时钟的抖动直接决定了ADC的信噪比。时钟走线要远离模拟输入走线并且尽量走内层、用地包围减少外部干扰耦合。时钟走线终端要靠近ADC时钟引脚放置端接电阻避免时钟信号振铃。布局上我一般会把数字接口、电源去耦电容放在ADC芯片的一侧模拟输入接口在另一侧形成天然隔离带。芯片下方的模拟地和数字地在芯片封装下面以最短路径连接到同一个地平面避免形成额外环路。4.2 电源去耦网络不是电容越多越好电源去耦是很多人容易走过的一个极端一看到电源引脚就堆电容。实际上电源去耦一定要按电容的自谐振频率来排列。常见的做法是大容值电解电容或钽电容负责低频储能多颗小容值陶瓷电容负责高频滤波。典型组合是10uF钽电容加0.1uF陶瓷电容再加0.01uF高频陶瓷电容组合使用。摆放位置比容值选择更加关键。小容值陶瓷电容必须紧挨着电源引脚放置距离越短越好中间不能打过孔。很多人图省事把去耦电容放得比较远实际上起作用的是电容引脚到芯片电源引脚的走线电感不是电容本身。走线越长电感越大高频滤波效果越差。我自己的经验是去耦电容下方的回流过孔必须直接打到芯片正下方的地平面不要把去耦电容的接地端走很远再接回地过孔。这样电容的高频环路面积才能最小化去耦效果才出得来。0.1uF和0.01uF的小电容回流路径稍有延长本来该滤掉的噪声就漏过去了。4.3 开关电源布局与铜皮挖空的正确操作开关电源PCB的布局核心是功率环路面积要小。以反激电源为例高频变压器原边侧有非常高的dv/dt和di/dt如果原边环路的面积做得太大整个板子就成了一个辐射天线。所以原边电容到变压器再到开关管的环路要尽可能紧凑走线要宽而短。功率地、信号地、控制地这些电位虽然同名但回流路径和噪声水平完全不同。布局时候要将功率地电流路径跟模拟信号地路径分开最好在电源IC的反馈检测位置单点汇合。反馈分压电阻要靠近电源芯片的FB引脚摆放走线短而直避免靠近电感和开关节点这些高dv/dt区域。关于铜皮挖空很多人在AD20里不知道怎么操作。挖空的作用主要是在某些高压隔离区或天线净空区域抠掉铜皮防止铜皮导致的寄生电容或天线效应。AD20里操作很简单放置实心区域Solid Region设置净空区域属性然后在铜皮管理器里设置这个区域的优先级或者直接在铺铜管理里将需要挖空的部分画一个keepout层区域重新铺铜后就能自动避让。5. 层叠厚度、过孔与工艺参数别等到打样才后悔布局布线做得再漂亮工艺参数没匹配上也白搭。这里聊几个跟多层板工艺强相关的参数下单前一定要核对清楚。5.1 层叠厚度与板材选择直接决定阻抗和机械强度层叠厚度主要由板材类型、半固化片厚度和铜箔厚度决定。常规FR-4板材多层板总厚度可以做到1.0mm、1.2mm、1.6mm、2.0mm等规格其中1.6mm是最常规的选择。如果板子面积大、器件重建议加厚到2.0mm增强板卡强度如果空间紧张、连接器矮小1.0mm或1.2mm更合适。关键信号线需要控阻抗时阻抗主要由线宽、线距、介质层厚度和介电常数决定。同一线宽介质层越薄阻抗越低。因此设计高阻抗线时要给够线宽设计低阻抗线时要考虑参考平面和介质厚度。这块经验不足的话建议直接问板厂要几组常用阻抗的计算参数比自己闷头算靠谱得多。铜箔厚度方面常规外层1oz、内层0.5oz是标配。有较大电流需求的走线或铺铜区域可以把该层整体加厚到2oz。但注意内层铜厚加厚会影响阻抗和层压厚度必须提前跟板厂确认。5.2 过孔选型与载流能力拆解一个高频错误过孔是PCB上最容易出问题但又最容易被忽略的地方。标准钻孔直径0.2mm到0.3mm左右焊环宽度建议单边至少0.15mm以上。如果是大电流路径需要用过孔阵列来分流单个0.3mm孔径过孔的通流能力大约在0.5A到1A之间具体取决于孔壁镀铜厚度。我见过一个电源项目输出走了两层大铜皮铜皮宽度和厚度都足够结果连接两层铜皮的过孔只放了两个。满载测试时过孔先烧黑铜皮还完好。后面改成10个过孔阵列并联温度降下来十几度。这类问题不是原理图能看出来的只有做PCB设计时认真估算过孔数量和载流能力才能避免。过孔还有一个重要作用是连接地平面。多层板里的关键芯片、关键走线旁边尽量多打地孔这样能有效缩短回流路径并抑制EMC辐射。针对高速信号换层处信号过孔旁边要有相邻的地过孔陪着这样才能保证换层瞬间回流路径也是连续的。这种“陪伴地孔”的做法是信号完整性设计里的基本功别省。5.3 工艺边、拼板与Mark点量产前必须考虑的事如果你做的是要贴片量产的板子那设计阶段就得考虑贴片生产的需求。PCB必须预留工艺边加V-cut或者邮票孔拼板方便SMT产线流转。拼板的连接点要规则拼板方向尽量一致减少贴片转角度的时间。Mark点是贴片机的定位基准一般在对角线上放置至少两个直径1mm的圆形焊盘周围要留出净空区域不能被铜皮包围。没有Mark点的板子在贴片时会非常痛苦很多贴片厂会直接拒单或者加收手工费。另一个量产相关问题就是板厂的工艺极限。最小线宽线距、最小孔径、最小环宽这些参数各家板厂都有差异设计前先跟板厂确认这些参数极限值能省掉很多来回沟通的时间。常规而言6mil线宽、0.25mm孔径在大多数板厂都能做但如果你走的是5mil以下或0.2mm以下的孔一定要提前跟板厂确认。6. 常用工具与常见问题排查技巧最后整理一下日常工作中高频遇到的问题处理方式包括AD、Cadence、嘉立创EDA等工具的使用心得以及DRC、Gerber导出等环节的避坑经验。6.1 DRC检查是兜底不是万能很多人把DRC检查当成救命稻草以为跑一遍DRC没报错就可以放心投板了。实际上DRC只能检查设计规则类错误比如短路、间距不足、未连接网络等它检查不了信号完整性问题也发现不了布局不合理的问题。项目投板前我基本都会按以下清单过一遍电源网络载流是否足够用电流分布或者目测关键路径线宽。关键高速信号走线长度是否过长是否跨分割区。去耦电容位置是否足够靠近芯片电源引脚。地孔是否在关键信号换层处伴随齐全。晶振区域是否有其他走线穿过。模拟和数字区域是否有明显的交叉。散热焊盘是否处理正确比如大面积铜皮和元件焊盘相连时是否做了热焊盘处理。AD20里运行DRC前要花点时间把规则设置好特别是间距规则、线宽规则、过孔规则。AD20支持按网络分类设置规则比如电源类网络可以单独设置较宽的线宽规则普通信号线则限制在较窄范围内。这样布线时AD会自动匹配DRC也不容易误报。6.2 Gerber导出常见问题与文件转换Gerber文件是交给板厂生产的标准数据格式AD导出Gerber时要注意单位选择、格式选择、层面选择。一般选公制单位精度选2:5格式层面包含所有信号层、平面层、丝印层、阻焊层、助焊层和钻孔文件。有同学问过gerber文件怎么转回PCB文件。严格来说Gerber是生产文件不包含器件的电气属性转回PCB也只是转成了图形没有原理图网络信息。如果真的要用Gerber恢复PCB一般要用CAM软件导入再配合逆向工具或者用AD的快速导入功能把Gerber图形转为PCB对象。应急用可以想完全恢复原始可编辑工程是不现实的。Cadence的PCB文件转AD格式同理AD可以直接导入Allegro的.brd文件但复杂设计的兼容性问题还是会有比如特殊过孔、铜皮形状、叠层信息可能丢失。如果公司内部有跨工具项目建议先沟通好数据交换格式或用中间格式如ODB过渡。6.3 嘉立创EDA与PADS等常用工具心得嘉立创EDA这几年进步很快原理图和PCB一体化联动很方便而且完全免费非常适合初学者上手做中小型项目。它和主流商业软件的区别主要在于部分高级功能规则设置、高速仿真、多板联合设计方面不如AD和Cadence完善。但如果你设计的板子信号速率不高、层数不多嘉立创EDA完全够用。PADS的报错自动关闭问题这个问题已经困扰很多人很久了。常见诱因是文件路径里有中文字符或者特殊符号软件解码失败导致崩溃。处理办法是尽量让工程文件路径保持纯英文同时定期备份并勾选自动保存。如果打开特定文件就闪退可以尝试将文件另存为低版本格式再打开往往可以绕过文件损坏的坑。还有一个常见的镜像技巧是AD里走线看不到中心点的问题这种情况多数是因为飞线层或走线显示模式设置问题。选中走线后在属性面板里调整显示方式或者按快捷键切换走线模式中心点一般就会回来了。设计软件的使用没有那么玄学多数问题都能通过“问搜索引擎、查官方文档、试最小复现工程”三步解决。做了这么多年PCB我最大的体会是设计规则不是束缚而是一个个前辈用板子烧出来的血泪教训。现在的EDA工具越来越智能化但工具不会替你思考布局合不合理、叠层醒不醒、关键信号有没有被保护这些判断还是要靠工程师自己来完成。每次画板到最后阶段我都会放慢节奏把每一路电源回路、每一条高速信号线、每一颗去耦电容的位置再扫一遍。这个习惯救过我好几次希望这篇文章里的经验也能帮你少走几条弯路。