1. 衬底到底该接哪儿一个被很多人忽略的基础问题做模拟电路或者版图的朋友尤其是刚入行的大概率都遇到过这个场景画原理图的时候NMOS的衬底引脚随手就接到了地上PMOS的衬底引脚随手就接到了电源上仿真跑通了功能也对了于是就觉得没问题。但等到流片回来测试发现阈值电压跟仿真对不上体效应导致的偏差让整个电路的精度崩了甚至出现闩锁效应把芯片烧了。这时候才回过头来翻工艺文档发现衬底的接法根本不是“NMOS接地、PMOS接电源”这么简单。这个问题的核心在于衬底Body/Bulk到底该接哪个电位取决于你用的工艺是P型衬底还是N型阱以及管子本身是NMOS还是PMOS。在P-SUB工艺里NMOS做在P型衬底上PMOS做在N-WELL里而在N-SUB工艺里情况反过来。不同的组合衬底的正确接法完全不同。接错了轻则参数偏移重则寄生二极管导通、电路彻底失效。我见过太多项目因为衬底接错导致返工尤其是数模混合芯片里数字部分的NMOS衬底和模拟部分的NMOS衬底如果处理不当衬底噪声会直接耦合到模拟电路里信噪比直接掉一个档次。所以这篇文章我想把MOS管衬底接法这件事从头到尾讲清楚包括原理、工艺背景、原理图画法、版图实现以及实际项目中踩过的坑。这篇文章适合谁看如果你是微电子、集成电路设计方向的学生正在学模拟电路或者版图设计那这篇内容能帮你建立正确的衬底连接概念如果你是从业工程师平时画原理图和版图但对衬底连接的细节一直模棱两可那这篇能帮你把知识盲区补上如果你是做PCB的硬件工程师虽然不涉及芯片内部衬底但理解MOS管衬底与源极的关系对理解分立器件的体二极管和防反接电路也有帮助。2. 先搞懂MOS管的结构衬底到底扮演什么角色2.1 从剖面图看四端器件的本质很多人学MOS管的时候脑子里记的是“三个极”栅极Gate、源极Source、漏极Drain。但实际上MOS管在物理结构上是一个四端器件第四个端就是衬底Body/Bulk/Substrate。在分立器件里衬底通常和源极在内部短接所以外部看起来只有三个引脚。但在集成电路里衬底是一个独立的端子所有管子共享同一块衬底或者阱你不能随便把每个管子的衬底都单独接。拿NMOS来说在P型衬底上做两个N扩散区分别作为源极和漏极中间隔着栅氧化层和 polysilicon 栅极。衬底就是那块P型硅。当栅极电压超过阈值电压时栅极下方的P型硅表面会发生反型形成N型沟道把源极和漏极连通电流就能流过。这里的关键是衬底和源极之间形成了一个PN结。源极是N衬底是P型这就是一个二极管。如果衬底电位比源极电位低太多这个二极管就会正偏导通电流从衬底流向源极管子就失控了。PMOS则反过来在N-WELL里做两个P扩散区作为源极和漏极衬底是N-WELL。源极P和N-WELL之间也形成一个PN结方向跟NMOS相反。如果N-WELL电位比源极电位低太多这个二极管也会正偏。所以衬底接法的第一条铁律就是保证衬底和源极之间的PN结始终反偏。对于NMOS衬底电位必须小于等于源极电位对于PMOS衬底电位必须大于等于源极电位。这是底线违反了就直接导通。2.2 体效应衬底电位如何影响阈值电压衬底不光影响PN结的通断还直接影响阈值电压。MOS管的阈值电压公式里有一项跟衬底偏置有关Vth Vth0 γ(√(2ΦF VSB) - √(2ΦF))其中VSB是源极到衬底的电压差γ是体效应系数。当VSB不为零时阈值电压会偏移。对于NMOS如果衬底电位低于源极电位即VSB 0阈值电压会升高管子变得更难开启。对于PMOS如果衬底电位高于源极电位阈值电压的绝对值也会升高。这个效应在电路设计里有时候是好事有时候是坏事。比如在电流镜里如果两个NMOS的源极电位不同但衬底都接地那它们的VSB不同阈值电压就不同镜像精度就会下降。这时候就需要用“源极跟随衬底”的接法把每个管子的衬底单独接到自己的源极上消除体效应。但这在P-SUB工艺里做不到因为所有NMOS共享同一个P-SUB你没法把每个NMOS的衬底单独隔离出来。除非用三阱工艺或者SOI工艺。所以在P-SUB工艺里所有NMOS的衬底必须统一接最低电位通常是地所有PMOS的衬底必须统一接最高电位通常是电源。这是工艺决定的不是你随便选的。如果你想让某个NMOS的衬底接源极那在P-SUB工艺里是做不到的除非用深N阱把NMOS隔离出来。2.3 寄生二极管与闩锁效应衬底和源极之间的PN结在正常工作时是反偏的不导通。但如果衬底电位异常比如上电顺序不对、电源抖动、或者ESD事件这个PN结可能瞬间正偏大电流流过触发CMOS结构里的寄生晶闸管导致闩锁效应。闩锁一旦发生电源和地之间形成低阻通路电流急剧增大芯片可能直接烧毁。闩锁效应的根源就是CMOS结构里天然存在的PNPN结构。NMOS的N源极、P-SUB、N-WELL、PMOS的P源极这四个区域构成了一个PNPN晶闸管。正常情况下这个晶闸管是关断的但如果衬底或者阱里有电流流过产生足够的压降就会触发导通。而衬底接法不正确正是触发闩锁的常见原因之一。所以衬底接法不仅影响参数还直接影响芯片的可靠性。在版图设计里衬底和阱的接触孔要尽可能多打降低接触电阻防止局部压降触发闩锁。这也是为什么版图工程师会在每个管子旁边都放衬底接触和阱接触而且要求接触孔尽量靠近源极。3. P-SUB工艺下的正确接法NMOS和PMOS分别怎么处理3.1 NMOS在P-SUB工艺中的衬底接法在P-SUB工艺里NMOS直接做在P型衬底上。P型衬底通常接整个芯片的最低电位也就是地GND。所以NMOS的衬底引脚在原理图上应该接到GND。这是最常规的接法也是绝大多数数字电路和模拟电路里NMOS的标准接法。但这里有一个细节NMOS的源极不一定接地。比如在差分对里NMOS的源极接的是尾电流源的漏极电位不是零。这时候衬底接GND源极电位高于GNDVSB 0体效应导致阈值电压升高。这是正常的设计的时候要考虑这个偏移。如果你在仿真的时候没有正确设置衬底电位仿真结果会跟实际芯片有偏差。还有一种情况是深N阱隔离的NMOS。有些工艺提供深N阱Deep N-Well可以把NMOS做在一个独立的P阱里这个P阱又被深N阱包围跟主衬底隔离。这样你就可以把这个NMOS的衬底单独接到它的源极上消除体效应。这种结构在射频电路和精密模拟电路里很常见。但代价是面积更大而且深N阱会引入额外的寄生电容。在原理图上深N阱隔离的NMOS通常画成一个独立的符号衬底引脚不接GND而是接源极或者一个独立的偏置电压。版图上这个NMOS会被一圈深N阱包围P阱通过独立的接触孔引出。3.2 PMOS在P-SUB工艺中的衬底接法PMOS在P-SUB工艺里做在N-WELL里。N-WELL必须接整个芯片的最高电位也就是电源VDD。所以PMOS的衬底引脚在原理图上应该接到VDD。这也是标准接法。但同样PMOS的源极不一定接VDD。比如在PMOS差分对里源极接的是尾电流源的源极电位低于VDD。这时候衬底接VDD源极电位低于VDDVSB 0对于PMOSVSB定义为源极减衬底所以是负的体效应导致阈值电压绝对值升高。设计的时候要考虑这个偏移。如果PMOS的源极电位可能高于VDD比如在电荷泵电路里那衬底接VDD就不对了因为源极和N-WELL之间的PN结会正偏。这时候需要把N-WELL接到一个更高的电位或者用独立的阱。但在P-SUB工艺里所有PMOS共享同一个N-WELL你没法单独给某个PMOS的阱接不同的电位。所以电荷泵电路通常需要用特殊的工艺或者电路结构来避免这个问题。3.3 原理图符号与连接规范在原理图上MOS管的衬底引脚通常画在符号的中间或者底部用虚线或者实线连接到源极或者一个独立的端口。对于P-SUB工艺的标准NMOS衬底引脚直接接GND符号对于标准PMOS衬底引脚直接接VDD符号。如果是深N阱隔离的NMOS衬底引脚会单独引出来接一个独立的网络。我个人的习惯是在原理图上永远把衬底引脚显式画出来不要用隐藏引脚。有些EDA工具默认把NMOS的衬底隐藏并自动接GND把PMOS的衬底隐藏并自动接VDD。这在简单电路里没问题但在复杂电路里容易出错。比如你不小心用了一个深N阱隔离的NMOS但工具还是自动把衬底接GND那你就白隔离了。所以最好手动连接确保每个管子的衬底都接对了。另外在原理图上要标注清楚哪些管子是深N阱隔离的哪些是普通管子。可以用不同的符号或者加注释。这样版图工程师拿到网表的时候不会搞错。4. N-WELL工艺与N-SUB工艺的区别别把概念搞混了4.1 P-SUB与N-WELL的关系这里要先澄清一个常见的概念混淆。很多人说“P-SUB工艺”和“N-WELL工艺”好像这是两种对立的工艺。其实不是。P-SUB是衬底类型N-WELL是阱类型。在P-SUB工艺里NMOS做在P-SUB上PMOS做在N-WELL里。所以P-SUB工艺必然包含N-WELL。你不可能只要P-SUB不要N-WELL因为那样就没法做PMOS了。那为什么有人会说“N-WELL工艺”通常是指以N-WELL为衬底接触的工艺或者是指PMOS做在N-WELL里这个事实。更准确的说法应该是“P-SUB/N-WELL工艺”也就是衬底是P型PMOS做在N-WELL里。这是最主流的CMOS工艺。还有一种工艺是N-SUB/P-WELL衬底是N型NMOS做在P-WELL里PMOS做在N-SUB上。这种工艺在早期比较常见现在用得少了但在某些特殊领域还有应用。在N-SUB工艺里PMOS的衬底接N-SUB通常接VDDNMOS的衬底接P-WELL通常接GND。接法逻辑跟P-SUB工艺是对称的。4.2 双阱工艺与三阱工艺随着工艺进步出现了双阱工艺Twin-Well和三阱工艺Triple-Well。双阱工艺里NMOS做在P-WELL里PMOS做在N-WELL里P-WELL和N-WELL都做在同一个衬底上。这样NMOS的衬底可以接P-WELLPMOS的衬底接N-WELL两者可以独立偏置。但P-WELL和N-WELL之间的PN结仍然存在所以P-WELL必须接最低电位N-WELL必须接最高电位否则会导通。三阱工艺里多了一个深N阱可以把NMOS做在隔离的P-WELL里这个P-WELL又被深N阱包围。这样NMOS的衬底就可以单独偏置不受主衬底限制。三阱工艺在数模混合电路里很有用可以把模拟部分的NMOS衬底和数字部分的分开减少噪声耦合。在原理图上双阱工艺的NMOS衬底接GNDPMOS衬底接VDD跟P-SUB工艺一样。三阱工艺的隔离NMOS衬底可以接源极或者独立的偏置。版图上三阱工艺的隔离NMOS需要画深N阱而且深N阱要接到VDD。4.3 不同工艺下衬底接法的对比为了更清楚我整理了一个表格对比不同工艺下NMOS和PMOS的衬底接法工艺类型NMOS衬底PMOS衬底备注P-SUB/N-WELLP-SUB接GNDN-WELL接VDD最主流NMOS共享衬底N-SUB/P-WELLP-WELL接GNDN-SUB接VDD早期工艺现在少见双阱P-WELL接GNDN-WELL接VDDP-WELL和N-WELL独立三阱隔离P-WELL可接源极N-WELL接VDD深N阱隔离面积大SOI绝缘体上可独立绝缘体上可独立无闩锁成本高这个表格里的接法是针对标准情况。实际设计里如果源极电位不是GND或VDD衬底仍然接GND或VDD但要注意体效应。如果源极电位可能超过VDD或者低于GND那就需要特殊处理比如用隔离阱或者改变电路结构。5. 版图实例衬底接触和阱接触怎么画5.1 衬底接触与阱接触的基本规则在版图上衬底接触Substrate Contact和阱接触Well Contact是用来把衬底和阱连接到金属线上的。对于P-SUB衬底接触是P扩散区接到GND对于N-WELL阱接触是N扩散区接到VDD。这些接触孔必须尽可能靠近MOS管而且数量要足够多目的是降低接触电阻防止局部压降触发闩锁。具体的规则每个工艺都不一样但一般要求是每个MOS管旁边都要有衬底接触或阱接触距离不超过几个微米。对于大尺寸的管子比如功率管接触孔要沿着管子宽度方向均匀分布不能只在一边放。我见过一个项目功率NMOS的衬底接触只放在管子的一端结果大电流工作时衬底电位不均匀局部触发闩锁芯片直接烧了。另外衬底接触和阱接触的宽度也有要求。太窄了接触电阻大太宽了浪费面积。一般工艺文档里会给出最小宽度和推荐宽度。我通常会用推荐宽度的上限确保接触电阻足够低。5.2 深N阱隔离NMOS的版图画法深N阱隔离NMOS的版图比普通NMOS复杂。首先要在P-SUB上画一个深N阱然后在深N阱里面画一个P-WELLNMOS做在这个P-WELL里。P-WELL通过P接触孔引出作为NMOS的衬底。深N阱通过N接触孔引出接到VDD。这样P-WELL和主衬底之间被深N阱隔开形成两个背靠背的PN结只要深N阱接VDDP-WELL接低于VDD的电位这两个PN结就都是反偏的隔离就有效了。版图上要注意深N阱的边界要足够宽确保P-WELL完全被包围。深N阱的接触孔要均匀分布不能只在一边。P-WELL的接触孔也要靠近NMOS。另外深N阱和P-WELL之间的间距要符合工艺的设计规则太近了会击穿太远了浪费面积。我画深N阱隔离NMOS的时候通常会先画一个深N阱矩形然后在里面画P-WELL矩形再在P-WELL里画NMOS的有源区、栅极、源漏接触。最后在P-WELL里画P衬底接触在深N阱里画N阱接触。整个结构像一个三明治层次分明。5.3 版图检查清单与常见DRC错误画完版图之后要跑DRC设计规则检查。跟衬底和阱相关的常见DRC错误有衬底接触缺失某些工艺要求每个管子必须有衬底接触否则报错。阱接触缺失PMOS必须有N-WELL接触否则报错。深N阱间距不足深N阱到P-WELL的间距小于最小值。接触孔密度不足衬底接触或阱接触的密度低于工艺要求。衬底接触与源极距离过大有些工艺有最大距离限制。这些错误如果不改流片回来可能直接失效。我建议在画版图之前先把工艺文档里的相关规则看一遍心里有数。画完之后除了跑DRC还要跑LVS版图与原理图一致性检查确保衬底连接跟原理图一致。有时候原理图改了但版图没改LVS会报错这时候要仔细核对。6. 实操中踩过的坑与排查技巧6.1 仿真与实测偏差衬底接错导致的阈值偏移我做过一个项目是一个高精度电流源。仿真的时候电流源的输出电流跟设计值偏差在1%以内。但流片回来测试偏差到了10%以上。排查了很久最后发现是电流镜里NMOS的衬底接法有问题。原理图上电流镜的NMOS衬底都接了GND但其中一个NMOS的源极电位不是GND而是比GND高了200mV。这样VSB 200mV体效应导致阈值电压升高了大约30mV镜像比例就偏了。这个问题的根源是仿真的时候模型里可能没有正确包含体效应或者仿真设置里衬底电位没接对。有些仿真工具默认把NMOS的衬底接GND如果你不显式连接它就自动接了。但实际电路里源极电位不是GND体效应就出现了。所以仿真的时候一定要确保衬底连接跟实际一致而且模型里要包含体效应参数。解决方法是在原理图上显式连接衬底并且在仿真设置里检查衬底节点。如果发现体效应导致偏差可以考虑用深N阱隔离NMOS把衬底接源极消除体效应。或者调整电路结构让源极电位接近GND。6.2 闩锁效应排查从现象到根因闩锁效应的现象通常是芯片上电后电流突然增大电源电压被拉低芯片发热甚至冒烟。有时候断电再上电又正常了但过一会儿又出现。这种间歇性的问题最难排查。我遇到过一次闩锁是在一个数模混合芯片里。数字部分的NMOS衬底接触太少而且离管子太远。数字电路高速开关时衬底电流流过衬底电阻产生压降触发了寄生晶闸管。排查的时候先用红外热像仪看芯片哪里发热发现是数字部分的一个角落。然后用显微镜看版图发现那个角落的衬底接触确实很少。改了版图增加接触孔问题就解决了。排查闩锁的思路是先确认是不是闩锁看电流、电压、温度然后定位发热区域再检查版图上的衬底接触和阱接触。如果接触没问题再检查上电顺序和电源抖动。有时候闩锁是系统级问题不一定是芯片本身的问题。6.3 常见问题速查表问题现象可能原因排查方法解决方案阈值电压偏差大衬底接错体效应检查原理图衬底连接仿真VSB修正衬底连接或用隔离阱芯片发热、电流大闩锁效应红外热像仪定位检查版图接触增加衬底/阱接触优化上电顺序仿真通过但实测失败仿真未包含体效应检查仿真模型和衬底节点更新模型显式连接衬底DRC报衬底接触错误接触孔缺失或间距不足查看DRC报告定位坐标增加接触孔调整间距LVS报衬底连接不一致原理图与版图不符对比网表和版图提取修正版图或原理图噪声耦合严重数字/模拟衬底未隔离检查是否用深N阱隔离用三阱工艺隔离敏感电路这个表格是我自己总结的基本上覆盖了衬底接法相关的常见问题。实际排查的时候可以按这个表一步步来。6.4 几个容易忽略的细节第一个细节是上电顺序。如果芯片有多个电源域上电顺序不对可能导致某个域的衬底电位异常触发闩锁。比如数字域先上电模拟域后上电数字域的NMOS衬底已经接GND了但模拟域的PMOS N-WELL还没接VDD这时候模拟域里可能有电流流过衬底触发闩锁。解决方法是加电源顺序控制电路或者用隔离阱。第二个细节是ESD保护。ESD事件会在衬底里注入大电流如果衬底接触不够局部压降会触发闩锁。所以ESD保护管旁边的衬底接触要特别多而且要用专门的ESD注入。版图上ESD保护管通常放在I/O旁边衬底接触要环绕整个管子。第三个细节是衬底噪声。在数模混合芯片里数字电路的开关噪声会通过衬底耦合到模拟电路。即使衬底接法正确噪声仍然存在。解决方法是用深N阱隔离模拟部分的NMOS或者用保护环Guard Ring把敏感电路围起来。保护环是接GND或VDD的扩散区可以吸收衬底里的噪声电流。7. 从原理图到版图的完整检查流程7.1 原理图阶段的检查要点在原理图阶段要确保每个MOS管的衬底引脚都显式连接而且连接正确。对于P-SUB工艺的标准NMOS衬底接GND标准PMOS衬底接VDD。对于深N阱隔离NMOS衬底接源极或独立偏置。检查的时候可以用EDA工具的“Highlight Net”功能把GND和VDD网络高亮看看有没有衬底引脚接错了。另外要检查衬底引脚的连接是否跟工艺库里的符号一致。有些工艺库的NMOS符号有多个衬底引脚比如一个接P-SUB一个接深N阱。如果只接了一个另一个悬空仿真可能会报错或者结果不对。7.2 版图阶段的检查要点版图阶段除了跑DRC和LVS还要做专项检查。我通常会做这几件事目视检查用版图编辑器放大每个管子看衬底接触和阱接触是否靠近管子数量是否足够。距离测量用测量工具量一下衬底接触和源极的距离确保不超过工艺最大值。密度检查用密度检查工具看衬底接触和阱接触的密度是否均匀。隔离检查对于深N阱隔离NMOS检查深N阱是否完全包围P-WELL接触孔是否足够。这些检查做完基本可以确保衬底接法没问题。7.3 流片后的测试与验证流片回来之后要专门测试衬底相关的参数。比如测阈值电压跟仿真对比看体效应是否在预期范围内。测闩锁免疫能力用电流注入法或者电压过冲法看芯片能不能承受。如果发现异常要结合版图和原理图排查。我一般会在测试芯片上放一些专门的测试结构比如不同衬底接法的NMOS和PMOS用来验证工艺和设计。这样即使主电路有问题也能快速定位是工艺问题还是设计问题。8. 一些个人经验与建议衬底接法这件事说大不大说小不小。它不像电路拓扑那样需要复杂的计算也不像版图布局那样需要精妙的规划但它是一个基础中的基础。基础不牢地动山摇。我见过太多因为衬底接错导致的低级错误有的返工重做有的直接项目延期。我的建议是在项目开始的时候就把衬底接法的规范写进设计文档里。哪个工艺哪种管子衬底接哪里都写清楚。原理图工程师和版图工程师都按这个规范来。这样即使项目大了人员多了也不会乱。另外多跟工艺厂沟通。每个工艺的衬底规则可能略有不同工艺文档里不一定写得全。遇到不确定的地方直接问工艺厂的支持工程师比自己猜要靠谱得多。最后仿真的时候一定要包含体效应。很多仿真模型默认不包含体效应或者需要手动设置。如果你不设置仿真结果就是错的。我一般会在仿真设置里显式指定衬底节点并且用带体效应的模型。这样仿真和实测的偏差会小很多。这个内容后续还可以扩展比如讲一讲SOI工艺里的衬底接法或者讲一讲功率MOS里的衬底电流和散热问题。但那些都是后话了。把基础的P-SUB和N-WELL工艺下的衬底接法搞明白已经能解决大部分问题了。