做了这么多年模拟/混合信号 IC 设计我每天打开次数最多的软件就是 Cadence Virtuoso。原理图、仿真、版图、验证几乎一整条全定制流程都围着它转。所以当业界开始频繁把 EDA、AI、Cadence Virtuoso 放在一起讨论时我第一反应不是兴奋而是怀疑这东西真的能在全定制设计里落地吗不是我不信 AI而是我太了解版图工程师手里那些“说不清道不明”的经验。匹配性、电流密度、寄生、对称性、衬底耦合……哪条规则背后不是堆着大量的失败教训规则要是真能写清楚自动化早就普及了根本轮不到 AI 来救场。但这几年眼看 Google 把强化学习用到了芯片布局里数字后端也有多款自动化工具卷得飞起我慢慢意识到AI 不是来替代规则的而是来替代“我们描述不清楚规则、却又不得不做的判断”。这篇文章想聊的是我作为一线从业者对“AI 如何进入 Virtuoso 生态”的观察、拆解和一些实际预研记录。包括 AI 最容易在哪些环节切入、我跑通的一条辅助设计流程、以及真正拦在路上的数据与验证问题。如果你也在做全定制设计、模拟版图或 EDA 工具支持希望能给你打开一点思路。1. 为什么全定制设计最需要 AI却最后被 AI 眷顾1.1 数字设计早已自动化模拟设计还在“手搓”先看历史。数字 IC 设计的自动化程度已经相当高从 RTL 综合、布局布线到时序收敛工具链在摩尔定律时代被反复打磨几乎每个环节都有标准脚本和成熟流程。而模拟/混合信号设计呢到今天依然大量依赖人工判断。拿 Virtuoso 里的版图工作来说几乎每个模拟版图工程师都经历过这样的场景拿到一个输入级差分对为了把共模噪声抑制住、把失调电压压到最低必须让两个管子画得一模一样周围电源走线要对称耦合电容要对称甚至 dummy 管子的位置都要反复权衡。这种“对称性”不是简单复制粘贴能解决的它牵扯到热梯度分布、工艺梯度方向、寄生参数差异很多判断是几十年经验沉淀出来的直觉。这样的工作确实更适合人类但也恰恰是它让模拟版图成了全流程里的“手工车间”。手工意味着慢意味着瓶颈意味着一个细微改动会牵动全局。自动化工具不是没人想做过而是传统规则引擎在“意图层面”上一直无能为力。1.2 真正的痛点是反复迭代不是画图本身很多人误以为 AI 进来是为了帮我们“画图”其实不是。画图动作本身早就有大量快捷键、LSW 层次搭配和脚本可以加速真正浪费时间的是设计收敛的迭代过程。一个典型流程是这样先做原理图仿真确定管子尺寸和偏置然后画版图提寄生再做后仿。后仿发现性能劣化或者指标不满足就得回到版图修改甚至回到原理图重新定参数然后再重复。一次迭代短则半天长则一周而且每次迭代都依赖资深工程师的判断问题到底出在哪儿是寄生电阻大了还是失配严重了还是耦合路径不对这个“定位问题、给出改动建议”的过程恰恰是领域知识最密集的部分也是最值得被 AI 解决的部分。如果用机器学习模型能从大量历史版图和后仿数据里学会“看到什么样的版图形态后仿会恶化多少”我们就能在动手画版图之前先把坑避开而不是等流片回来才对着测试数据发呆。1.3 Virtuoso 的角色从编辑器变成数据中枢这里需要换个角度看 Virtuoso。早年我们把它当成画图工具后来有了 ADE、ADE-XL把它当仿真管理器再后来接上 PVS、Assura又变成了验证平台。到了 AI 时代它的角色会进一步变化成为设计数据的汇聚中枢。因为无论用 SKILL 脚本还是 Python只要想在 Virtuoso 内部接入 AI第一步一定是把原理图结构、器件参数、版图形状、寄生提取结果、仿真波形这些信息统一结构化。Virtuoso 最大的价值在于它本身就握着全流程的数据而不只是一块漂亮的操作界面。这决定了未来的 AI 功能很容易以插件或 API 的方式长在 Virtuoso 旁边而不是在某个角落里另起炉灶。所以我看好这个组合核心逻辑不是“AI 多强”而是 Virtuoso 掌握了全流程里最完整、最真实的设计数据。AI 只有在这样的数据土壤里才能长出真正有用的能力。2. 从原理图到版图再到验证AI 最容易找到落点的地方2.1 设计空间探索仿真驱动优化与自动调参最容易先落地的其实是很多人看不上眼的参数优化。以前调一个运放的管子宽长比工程师会拉一组参数扫描扫完一组再扫一组中间穿插着看增益、带宽、相位裕度、功耗这些指标的变化。这个对应关系说穿了是个多维黑盒函数目标函数在有些地方平滑、在有些地方陡峭。AI 优化算法比如贝叶斯优化、遗传算法、强化学习天然就是干这个的。我在一些预研项目里见过团队把 Virtuoso 的仿真任务封装成黑盒让外部优化器循环调用跑了几百组参数之后找到一组比人工手动扫描更优的折中方案。关键不是这组参数多不可思议而是它给了设计师一个更新颖的探索起点尤其是以前没人试过的偏置区和尺寸组合。这种“仿真器 优化算法”的组合落地门槛不高也不碰版图工程师的饭碗所以推广阻力最小。可以预见未来 Virtuoso 自带的设计探索功能会越来越“聪明”不再只是把 Corner 列出来让你盲跑而是根据前一轮结果自动决定下一轮仿真哪组参数。对模拟前端设计来说这个功能几乎零上手成本。2.2 版图生成让模型学会“匹配”和“避让”再往深一层走才是版图环节的智能化。版图生成可以拆成两个层面一个是规范层面比如器件间距、通孔数量、金属层选择这些规则引擎已经很熟练了另一个是意图层面比如哪个器件必须共质心匹配、哪条信号线不能跨过敏感节点、哪个模块周围要多放接地孔。意图层面的东西很难写成固定规则因为不同工艺、不同电路拓扑、不同设计指标下最佳答案全都不一样。AI 在意图层面的机会是通过大量已验收版图学习“好版图长什么样”。比如输入一个运放版图模型能指出哪些器件的相对位置容易受工艺梯度影响从而建议调整再比如布线过程中强化学习模型可以根据拥挤度、寄生、对称性综合打分走出一条折中的最优路径。现在学术界和部分 EDA 厂商已经在往这个方向做虽然还没成熟到一键产出可流片版图但作为辅助建议已经够用。我自己在实际使用中的体感是这种“建议式 AI”比“生成式 AI”更受版图工程师欢迎。因为工程师不会感觉自己的专业判断被剥夺反而觉得多了一个不知疲倦的参谋。2.3 物理验证闭环DRC/LVS 修复变成智能工单DRC/LVS 是版图工程师又爱又恨的一环。爱的是它守住了质量底线恨的是每次修 violation 都像打地鼠。很多错误信息写得晦涩改了一个地方又引出别的违反配合 DRC 规则文件里上千条规则新手常常无从下手。这里非常适合 AI 介入。一个思路是把 DRC 报错和版图形状、周边环境一起作为输入输出“最可能的修复动作”以及“修复后对相邻区域的影响预估”。这本质上把修复过程建模成序列决策问题强化学习天然擅长。我见过团队在小规模测试版图上训练模型让它自动修最小间距违规、缺失 well tie 这类规则清晰的错误准确率能到相当可用的水平。规则越清晰、越有共性的错误AI 修得越好。对 Virtuoso 用户来说这意味着以后 DRC 报告不只是红色列表而可能变成带修复建议、带风险提示的智能工单。这个方向大概率会抢先落地因为它见效快、价值可量化而且不会影响现有流程的“安全感”。2.4 工艺角与可靠性把事后救场变成事前预判还有一个容易被忽略的环节工艺变化与可靠性分析。模拟设计特别吃工艺变化。同样一个版图在 tt 角下好好的到 ss 或 ff 角下性能可能完全不能看。传统做法是把所有相关工艺角都仿真一遍盯着结果祈祷。但真正的问题往往不是角本身而是版图里哪些结构对工艺变化最敏感。AI 可以做的是用监督学习建立从版图特征到工艺敏感性之间的映射模型。比如在 Virtuoso 里跑完蒙特卡洛或工艺角仿真之后自动分析每个器件参数对整体性能的贡献度指出“这个匹配结构对阈值电压的变化太敏感建议改成共质心布局”之类的结论。这种“敏感性归因”能力在很多良率分析工具里已有雏形未来大概率会被吸纳进更主流的 Virtuoso 工作流里。3. 一条我跑通的 AI 辅助 Virtuoso 小流程3.1 挑一个差分输入级而不是直接挑战全芯片理论说再多不如跑通一个小闭环。我在自己的预研项目里挑了一个典型的模拟前端模块里面有差分输入对、有源负载电流镜和尾电流源大概二十多个器件规模不大但足够覆盖匹配、布线、寄生三大问题。选这个规模的模块是有意的。一来它结构典型业界熟悉对比评价容易二来说实话AI 模型在复杂大模块上表现还不够成熟硬上六层板的整芯片只会得到一个“看着像那么回事但没法信任”的结果。从小模块做起可以验证方法、积累数据再横向扩展这才是务实的路径。3.2 用 SKILL 和 Python 搭桥把版图数据变成特征要打通 Virtuoso 和 AI 模型最关键的技术动作是数据交换。Virtuoso 自带 SKILL 脚本语言很多自动化功能都靠它实现新版本对 Python 的支持也越来越多。我在流程里做的是用 SKILL 脚本把当前版图的器件坐标、层次信息、相邻关系导出成 JSON 格式用 Python 脚本把这些数据清洗成特征向量送给训练好的模型做预测模型输出结果再通过 SKILL 的接口写回 Virtuoso 的约束管理器。举一个简化版的 SKILL 脚本示意核心就是遍历当前 cellview 里的 instance把名字和坐标打出来; 导出当前 cellview 内所有器件的坐标和层次信息 foreach(inst geGetEditCellView()-instances printf(%s %d %d\n inst~name inst~xy~x inst~xy~y) )你不要把这个脚本当成完整工程代码它只是为了说明Virtuoso 里面的数据其实很容易结构化导出真正的难点在于后面如何清洗和对齐。同一批数据不同工程师可能用不同的命名习惯和层次风格如果不做归一化模型输入会非常脏。这里要特别提醒一下工具对接的稳定性比算法本身更容易翻车。Virtuoso 不同版本之间SKILL API 的调用方式有差异数据库对象的名字也可能变写脚本时最好先做一轮小范围格式验证别一上来就跑全量数据否则你会花掉整个下午跟一个字段名较劲。3.3 关键教训让模型出约束而不是出图形这是整个预研里我最有感悟的一点不要让 AI 直接画版图。一开始我也尝试过让模型直接输出器件坐标让 Virtuoso 直接摆放管子。结果就是模型“听懂了任务但不懂规矩”摆出来的结构 DRC 错误一堆电流密度方向拧着来完全没法用。样子看起来很“智能”实际上一眼就知道不能用。后来我换了个思路模型不输出几何图形而是输出布局约束和建议。比如它对每个匹配敏感器件预测出一个建议的共质心布局方式或者给出某条信号线应该走的金属层和绕行方向再由 Virtuoso 本身的布局布线和验证 deck 去落实。这样 AI 负责它擅长的“判断和建议”Virtuoso 负责它擅长的“实现和校验”各司其职结果可解释性也强得多。这个分工我认为是未来 AI 进入 EDA 的关键原则。AI 是提供策略的大脑EDA 工具是执行动作的双手。目标不是让 AI 单干而是让两者形成完整的协作闭环。3.4 实测对比效率提升是真实的超越老工程师还早在我这个小模块上跑了几轮下来客观说结果让我挺意外。对比项传统人工流程AI 辅助流程首轮版图完成时间2 个工作日1 个工作日版图返工次数3 到 4 次1 到 2 次匹配结构设计完全依赖工程师经验自动给出共质心建议后仿指标首轮满足率约 80%约 88%当然离“放养”还很远。中间很多判断还是需要人来把关比如电源地的去耦位置AI 给我的建议就不算理想最后还是靠老工程师手动调整了一下。但整个流程的“体感”确实不一样了很多此前要把版图放大到逐个器件级别才能发现的问题现在 AI 会在早期就提示出来省掉的返工时间肉眼可见。4. 决定生死的是数据与验证不是模型4.1 数据既稀缺又敏感这是行业级难题如果你以为 AI 落地的瓶颈是算法那就错了。我复盘这个预研项目时感受最深的其实是数据问题。芯片设计数据天然高度敏感。每一家设计公司的版图、工艺参数、流片结果都是商业机密不可能像互联网数据那样开一个公开数据集让大家随便训练。而单个公司内部的版图数据又往往分散在不同项目、不同团队、不同版本里连格式都统一不到一起。要整理出一个规模足够、标注干净、语义一致的训练集成本非常高。更麻烦的是EDA 领域里的“标注”需要资深工程师和流片结果背书。版图为什么这样画哪个位置的修改导致了性能提升这些结论很多只存在于老工程师脑袋里没有形成文档。我见过一些团队试图让 AI 从历史版图里“自行总结规律”结果模型学到的是错误逻辑因为历史版图里本来就包含大量设计失误和临时妥协。所以数据治理是 AI 进入 Virtuoso 的第一道关。没有干净的数据再强的模型也只是在垃圾上盖大楼。这个道理放在哪家公司的 EDA 平台建设里都一样谁先把数据规范做起来谁就能在 AI 落地上抢跑。4.2 验证关卡设计是 AI 输出能不能被信任的前提第二个阻力是验证设计。传统流程里DRC、LVS、后仿、可靠性检查早就形成了一条完整的验证链。AI 介入后很多输出是“建议”而不是“事实”怎么区分哪些建议值得采纳、哪些必须打回重来我在预研里采用的办法是对 AI 输出的每一条修改建议都附带“置信度”和“影响面”两个维度然后让 Virtuoso 的验证工具自动做回归对比。比如 AI 建议把某个敏感管附近的地孔加密系统会跑一遍提取和仿真对比修改前后的寄生和带宽变化而不是让工程师凭感觉拍板。这种“AI 提议 工具验证 人确认”的三级结构在现阶段最稳妥。如果一个 AI 建议不能通过 Virtuoso 自身的验证不管它的置信度标得多高我都不会采用。这不是对 AI 有偏见而是芯片流片成本太高错一次就可能带来巨大损失必须有足够冗余的校验机制。4.3 认知转变从“AI 取代人”到“AI 映射专家经验”第三个阻力也是更微妙的是人的认知。很多工程师听到 AI 辅助版图第一反应是抵触这玩意儿是不是来抢我饭碗的但实际用下来你会发现AI 更像一个“没有经验但很勤奋的实习生”它能把执行层面的任务做得很好但涉及更高层次的设计权衡还是得人来判断。真正的转变是理解“意图”。现在的 AI 之所以看着聪明是因为背后有大量学习数据支撑但它并不真正理解为什么这是一个共质心结构、为什么信号要走高层金属、为什么某些地方要放 dummy。而工程师真正的护城河恰恰是这种对设计意图的理解能力。只要你不是只会机械画图的“工具人”AI 对你来说就只是放大镜和加速器而不是竞争对手。5. 接下来几年我认为 AI 进入 Virtuoso 的路线图5.1 短期落地的是建议和修复不是全自动我对未来几年的判断分三段来说。短期看最先落地的必然是低风险辅助功能。比如 DRC/LVS 自动修复建议、参数自动扫描优化、版图敏感结构预警这些功能不需要改变现有流程只是在原有 Virtuoso 操作上叠加一层智能分析。用户还是原来的用户流程还是原来的流程但决策速度和精准度会有实质提升。这类工具的商业化路径也最顺滑因为价值可量化而且设计团队不需要承担“模型出错”的额外风险。有验证工具兜底AI 的建议再离谱也不会造成严重后果。5.2 中期会形成“意图驱动设计”的工作流中期看我认为会形成“意图驱动设计”的工作流。工程师在 Virtuoso 里定义的是设计意图比如“这个差分对需要高匹配”“这条信号线需要低寄生”“这个区域需要加强屏蔽”AI 根据这些意图自动生成候选布局和布线方案再通过仿真验证反馈收敛。到这一步AI 就不再是单点工具而是嵌在整个设计流程里的一层智能引擎。模拟版图工程师的角色也会从“手动实现者”变成“意图定义者和方案评审者”。这会是一轮比较大的技能重定位但也是最有价值的转型方向。5.3 长期EDA 工具链会重新定义工程师岗位长期看更远的图景里AI 可能会打通从前端架构到物理实现的完整链路。架构师描述系统需求AI 自动分解成电路指标再自动生成原理图和版图最后自动完成验证。这个过程未必是完全无人化的但人类工程师会更多站在“目标制定”“边界约束”“质量仲裁”这些更高层级。会不会有岗位消失一定会有但消失的是那些纯重复性的“操作岗”比如机械地画标准单元、机械地修 DRC、机械地刷仿真报表。随之而来的是更多需要跨领域能力的“设计师 算法工程师 数据工程师”混合岗位。这个趋势在数字后端已经发生了模拟和全定制领域只是晚一点到而已。我对这个领域抱的是谨慎乐观态度。全定制设计的复杂性不会因为有了 AI 就消失那些真正深刻的理解、沟通和决策依然是人类工程师的领地。但我们确实站在一个奇妙的转折点上当 AI 和 Cadence Virtuoso 真正协同起来设计一个复杂模拟芯片的周期可能会像当年数字设计一样被大幅压缩。能亲眼见证并参与这个过程本身就是一件很有意思的事。