Automatic-Verilog砍掉一半 Verilog 重复劳动Vim 里的 SV 自动化插件【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog还在手敲端口列表对齐全靠空格Automatic-Verilog 是一套 Vim Verilog 自动化插件专治这类重复劳动。你只需在代码里写一行标志、按一下键例化、参数连接、寄存器线网声明都能自动补齐。它替你省掉哪些重复劳动子模块改了端口你不知道哪几处例化要跟着更新参数表加了一行所有例化点都要重新核对reg、wire 声明全手敲对齐还老差两格。这些活不费脑子但极耗时间。插件扫描当前文件里的信号自动生成标准列表对齐一次搞定。你只负责检查结果。 5 分钟装好它有 vim-plug 的话在 .vimrc 里加一行Plug HonkW93/automatic-verilog进 Vim 执行:PlugInstall没有插件管理器也行把仓库 plugin 目录整个拷进 Vim 根目录的 plugin 下所有 .vim 文件和子文件夹都别漏。首次验证打开一个 .v 文件空行写/*autoreg*/命令模式执行:call g:AutoReg()标志下方自动长出一串寄存器说明装好了。 装完先试这 3 件事AutoInst写/*autoinst*/执行:call g:AutoInst(0)当前模块的端口例化列表自动出来改过的端口不重刷。AutoArg写/*autoarg*/执行:call g:AutoArg()生成标准 module 参数声明还能按 input/output 分类、自动换行。RtlTree执行:RtlTree打开树状视图点一下跳到例化位置按r刷新读代码姿势直接升级。把它串进日常工具链配 Git 很顺自动生成区带//Start of///End of标记diff 干净好查跨文件夹搜索默认支持 verilog-library 写法也支持 filelist 和 tags不跟现有工程配置打架插件只改 Vim 里的文本你的 Verilator lint、VCS 仿真流程照旧TimeWave 功能支持在编辑器里画 ASCII 时序图写文档顺手⚠️ 踩坑提醒更新后功能少了一截v1.5 起代码拆成多个 .vim 文件手动安装要复制全部文件和文件夹自动例化提示找不到模块目标模块在别的文件夹配置跨文件夹搜索目录或 filelist搜索卡住不动别在桌面或盘符根目录开 Vim 跑递归搜索进项目目录再打开先用 AutoInst 和 RtlTree一周你就会回不去了。更多配置项和快捷键覆盖见仓库内使用手册 docs/handbook.md功能会持续演进以仓库最新 README 为准。【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考